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著作權記憶體事務層級模型模擬方法及系統
動態隨機存取記憶體(DRAM, Dynamic Random Access Memory)是電子產品中常見的元件，大約有95%以上電子產品包含DRAM。DRAM的存取時序關係複雜，經常佔據電子產品整體30%以上的模擬時間。模擬DRAM記憶體時，會針對DRAM記憶體進行資料存取時，更新資料儲存區(Bank)的狀態以便控制DRAM記憶體在內部存取資料所下達之指令能符合DRAM記憶體的規範。由於不同資料儲存區(Bank)的狀態會有相依之關係，傳統上會同步更新所有資料儲存區(Bank)的狀態。因此對於新一代具有較大數量資料儲存區(Bank)的DRAM而言(例如:資料儲存區數目為16或32以上)，傳統方法會大幅增加模擬時間。有別於傳統方法，本發明利用記憶體部分儲存區狀態省略(Bank Status Update Skipping, BSUS)技術加快DRAM記憶體的模擬時間。該技術採取兩段式更新機制以避免同步更新所有資料儲存區(Bank) 狀態時所耗費的模擬時間:(1)僅針對有接收指令資料儲存區進行資料儲存區(Bank)狀態的更新;(2)在進行資料儲存區(Bank)狀態更新前，利用相依區間(Dependence Interval)的數值來判斷是否需要進行資料儲存區(Bank)狀態回朔，若相依區間的數值小於相依區間門檻值時則進行資料儲存區(Bank)狀態回朔。本發明之技術，不僅可縮短DRAM記憶體的模擬時間，並可大幅降低資料儲存區(Bank)數目對DRAM 記憶體模擬時間的影響。
- 發布日期 : 108-05-23
- 更新日期 : 108-05-23
- 發布單位 : 專利行政企劃組
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